VHDL

VHDL
编程范型	concurrent, reactive
发行时间	1980s
型態系統	強型別
啟發語言	Ada, Pascal
網站	IEEE VASG

一个有符号的加法器的VHDL源代码。

VHDL(VHSIC hardware description language) 即超高速集成电路硬件描述语言，在基于CPLD／FPGA和ASIC的数位系统设计中有着广泛的应用。

VHDL语言诞生于1983年，1987年被美国国防部和IEEE确定为标准的硬件描述语言。自从IEEE发布了VHDL的第一个标准版本IEEE 1076-1987后，各大EDA公司都先后推出了自己支援 VHDL 的 EDA 工具。VHDL 在电子设计行业得到了广泛的认同。此后IEEE又先后发布了IEEE 1076-1993和IEEE 1076-2000版本。

程式語言

注：VHDL不区分大小写；

library ieee;--库声明，声明工程中用到的库，这里声明的是IEEE库
use ieee.std_logic_1164.all;--包声明，声明工程中用到的包，这里声明的是IEEE的STD_LOGIC_1164包

單體 entity

它負責宣告一個硬體的外部輸入與輸出，一個簡單的範例(尖括号内为必填，方括号内为可选）：

 entity <实体名称> is
  port(
         a : IN STD_LOGIC;
         b : OUT STD_LOGIC;
      );
 end [实体名称];

架構 architecture

它負責實現內部的硬體電路。

architecture <结构体名称> of <实体名称> is     
begin
  --此处可编写结构体内部操作
end [结构体名称];

configuration

配置用来描述各种层与层的连接关系以及实体与结构体之间的关系，此处不赘述

VHDL编写触发器简例：

library ieee;                   --库声明
use ieee.std_logic_1164.all;    --包声明
entity test is                  --实体定义
  port(
       d     : in   std_logic;
       clk   : in   std_logic;
       q     : out  std_logic);
end test;
architecture trigger of test is --结构体定义
  signal q_temp:std_logic;
begin
  q<=q_temp;
  process(clk)
  begin
    if clk'event and clk='1' then
      q_temp<=d;
    end if;
  end process;
end trigger;
configuration d_trigger of test is--配置，将结构体配置给实体，配置名为d_trigger
  for trigger
  end for;
end d_trigger;

参见

• 数位电路
• Verilog