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Verilog-AMS

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Verilog-AMSVerilog硬件描述语言的一个衍生。它包含了模拟混合信号扩展模块,以实现对于模拟电路和混合信号系统行为的描述。它扩展了Verilog、SystemVerilog等的事件驱动仿真器的回路,通过使用一个连续时间仿真器,可以在模拟域(analog-domain)上求解微分方程。模拟事件可以触发数字行为,反之亦可。[1]

参考文献[编辑]

  1. ^ Scheduling semantics are specified in the Verilog/AMS Language Reference Manual, section 8.

外部链接[编辑]

  • I. Miller and T. Cassagnes, "Verilog-AMS Eases Mixed Mode Signal Simulation," Technical Proceedings of the 2000 International Conference on Modeling and Simulation of Microsystems, pp. 305-308, Available: http://www.nsti.org/publ/MSM2000/T31.01.pdf

一般的资料[编辑]

开源资料[编辑]