正反器

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R1, R2 = 1 kΩ, R3, R4 = 10 kΩ
正反器電路圖,取自Eccles與Jordan在1918年時申請專利的檔案。

正反器英語Flip-flop, FF,中國大陸譯作觸發器,台灣譯作正反器),學名雙穩態多諧振盪器Bistable Multivibrator),是一種應用在數碼電路上具有記憶功能的循序邏輯元件,可記錄二進位制數碼訊號「1」和「0」。正反器是構成序向邏輯電路以及各種複雜數碼系統的基本邏輯單元。正反器的線路圖由邏輯門組合而成,其結構均由SR鎖存器衍生而來(廣義的正反器包括鎖存器)。正反器可以處理輸入、輸出信號和時脈之間的相互影響。這裡的正反器特指flip-flop,flip-flop一詞主要是指具有兩個狀態相互翻轉,例如程式語言中使用flip-flop buffer(翻譯作雙緩衝)。

正反器的種類[編輯]

RS正反器[編輯]

或非所組成的RS正反器

基本RS正反器又稱SR鎖存器,是正反器中最簡單的一種,也是各種其他類別正反器的基本組成部分。兩個與非門或非門的輸入端輸出端進行交叉耦合或首尾相接,即可構成一個基本RS正反器。

特性方程為Q_{next} =  S + \overline{R}Q,且RS=0。

D正反器[編輯]

D正反器符號。> 是時脈輸入,D是數據輸入,Q是暫存數據輸出,Q'則是Q的反相值,S為1時強迫Q值為1,R為1時強迫Q值為0,以下圖例同

D正反器有一個輸入、一個輸出和一個時脈輸入,當時脈由0轉為1時,輸出的值會和輸入的值相等。此類正反器可用於防止因為雜訊所帶來的錯誤,以及透過管道增加處理數據的數量。

Q_{next} = D

真值表如下:

D CK Q Qnext
0 X 0
1 X 1
X 0 0 0
X 0 1 1


JK正反器[編輯]

JK正反器符號。J、K是數據輸入
JK正反器的時序圖

JK 正反器設有兩個輸入,其輸出的值由以下的算式來決定。

Q_{next} =  \overline{K}Q + J\overline{Q}

JK正反器和正反器中最基本的RS正反器結構相似,其區別在於,RS正反器不允許R與S同時為1,而JK正反器允許J與K同時為1。當J與K同時變為1的同時,輸出的值狀態會反轉。也就是說,原來是0的話,變成1;原來是1的話,變成0。 真值表如下:

J K Q Qnext
0 0 0 0
0 0 1 1
0 1 X 0
1 0 X 1
1 1 0 1
1 1 1 0


T正反器[編輯]

T正反器符號。T是數據輸入

T正反器(Toggle Flip-Flop,or Trigger Flip-Flop)設有一個輸入和輸出,當時脈由0轉為1時,如果T和Q不相同時,其輸出值會是1。輸入端T為1的時候,輸出端的狀態Q發生反轉;輸入端T為0的時候,輸出端的狀態Q保持不變。把JK正反器的J和K輸入點連接在一起,即構成一個T正反器。

Q_{next} = T \oplus Q 真值表如下:

T Q Qnext
0 0 0
0 1 1
1 0 1
1 1 0

同步正反器[編輯]

在一個較為複雜的數碼系統中,需要多個正反器翻轉時間同步,這時候需要附加門控電路而構成同步正反器。

主從正反器[編輯]

為了防止空翻現象對正反器實際工作的影響,主從結構正反器被研製出來。

主從RS正反器[編輯]

它由兩個同步RS正反器以及一個反相器所構成。

主從JK正反器[編輯]

由於主從正反器對輸入訊號有所約束,又開發出了主從JK正反器。

時序考量[編輯]

  • 建立時間(setup time)是指數據在被採樣時鐘邊沿採樣到之,需保持穩定的最小時間。
  • 維持時間(hold time)是指數據在被採樣時鐘邊沿採樣到之,需保持穩定的最小時間。

在正反器的數據手冊一般會標示元件的建立時間(tsu)及維持時間(th),一般會是以納秒(ns)為單位,有些先進的正反器可以到數百皮秒(ps)。若數據及控制輸入從採樣時鐘邊沿之前就維持定值,且時間超過建立時間,在採樣時鐘邊沿之後就維持定值,且時間也超過維持時間,可以避免正反器的亞穩態英語metastability現象。

參考文獻[編輯]

  • Hwang, Enoch. Digital Logic and Microprocessor Design with VHDL. Thomson. 2006. ISBN 0-534-46593-5. 
  • Salman, E., Dasdan, A., Taraporevala, F., Kucukcakar, K., Friedman, E.. Pessimism Reduction in Static Timing Analysis Using Interdependent Setup and Hold Times. Proc. of Int. Symp. on Quality Electronic Design (ISQED). 2006: pp. 159–164.  (This paper explains the interdependence of setup time, hold time, and clock-to-q delay and shows how to use it for pessimism reduction in static timing analysis.)
  • Schulz, Klaus-E. Ideal pulse circuit without RC-combination and non-clocked JK flip-flops (look discussion). 2007. 
  • Michael Keating, Pierre Breacaud. 片上系統——可重用設計方法學(第二版)(英文名:Reuse Methodology Manual for System-on-a-Chip Designs, Third Edition). 北京: 電子工業出版社. 2004. ISBN 7-5053-9338-3. 

相關[編輯]

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