低功耗設計

低功耗設計（英語：Low-power design）是指針對降低電功率的積體電路設計方式，它對於現代超大型積體電路，尤其是行動裝置（如平板電腦、行動電話等）的微處理器、通訊晶片的持續工作至關重要。

積體電路的功耗問題

積體電路（根據其規模，現在常稱之為「超大型積體電路」）被發明以來的幾十年時間裡，它的集成度和速度都以指數的速率不斷增長，摩爾定律對此現象有著粗略地估計。儘管多數專家承認這種增長最終會到達一個盡頭，然而那時積體電路能夠達到的性能尚不能清楚地預測。使用傳統材料金屬氧化物半導體場效電晶體（MOSFET）製成的元件可以達到6.3奈米的通道寬度，而使用新型的碳奈米管作為閘極材料則可以獲得幾乎1奈米的通道寬度。積體電路中元件高度密集，因此，其性能在很大程度上受到功耗問題的限制。得益於優化的元件設計，單個互補式金屬氧化物半導體（CMOS）的功耗不斷在降低，但是由於晶片的特徵尺寸不斷收縮，單位面積上的電晶體數量越來越多，因此個人電腦的功率耗散仍然以每年大約22%的比例增長。

積體電路晶片中包含了大量的電容性負載，它們有的是設計人員有意加入的（如CMOS的閘極-通道電容），有的則是不希望得到的（如相鄰但是未連接的導線之間產生的電容）。對於不希望得到的寄生電容，電路狀態的改變，會給它帶來一個通過相連的電阻器負載來充電、放電的過程，這一過程將會耗費電能。這一部分是電路狀態切換造成的動態功耗。

隨著電路尺寸的縮小，次臨界電流的影響也會變得更加顯著。對於最理想的電晶體，當閘極電壓低於閾值電壓（開啟電壓），電晶體處於截止區（次臨界區），即表現為未導通狀態，因此理論上電路邏輯狀態穩定時不會有靜態功耗。但是實際的MOSFET在截止區時，通道中仍然有微量次臨界電流通過，因此真實的電路存在靜態功耗。雖然單個電晶體的次臨界電流很小，但是由於超大型積體電路含有大量的電晶體，因此總電流造成的功耗相當可觀。

解決方案

由於次臨界電流造成的功耗可以通過提高閾值電壓和降低電源電壓來降低。不過，這些方法會使電路的速度降低，因此一些現代的低功耗電路採用了雙電源電壓，在需要保證速度的關鍵路徑上採用有利於運算速度的設計，而在非關鍵路徑上使用低功耗電路。有的電路會使用不同閾值電壓的電晶體來搭建，從而在儘可能保證性能不受太大損失的前提下降低整體功耗。

另一個降低電晶體靜態功耗的方法是使用電源門控：使用一組控制「休眠」的電晶體來讓電路在沒有工作時斷電休息。這樣，電路系統的某些部分可以在長時間內保持斷電休眠，在需要時則給予一個「喚醒」訊號使其開始執行特定的任務。一些使用電池或者太陽能供電的系統常常使用這樣的策略。對於一些嵌入式系統，這種方法可以大大降低那些短時間工作模塊的靜態功耗。

對於邏輯狀態切換時的功耗，則有兩種途徑予以緩解。第一種途徑是降低電路的工作電壓（如雙電壓中央處理器那樣），或降低狀態切換時的電壓變化。這一途徑收電路內部熱雜訊的限制。這是因為，描述熱雜訊的特徵電壓分別與元件溫度與波茲曼常數成正比，為了削弱雜訊訊號在整個電路訊號中的比重，電路必須採取更大的狀態切換電壓增量。另一種途徑是通過非阻性路徑為容性負載提供電荷。

此外，還有一些技術可以減少電路在計算時狀態切換的次數，從而降低總功耗，例如時脈閘控可以停用那些在指定操作中不起作用電路成分的定時器訊號。甚至有些設計採取了極端的異步時序電路來避免使用時鐘。