鎖相環

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鎖相環(PLL: Phase-locked loops)是一種利用反饋(Feedback)控制原理實現的頻率相位的同步技術,其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當參考時鐘的頻率相位發生改變時,鎖相環會檢測到這種變化,並且通過其內部的反饋系統來調節輸出頻率,直到兩者重新同步,這種同步又稱為「鎖相」(Phase-locked)。

應用領域[編輯]

鎖相環在眾多領域有應用,如無線通信、數位電視、廣播等。具體的應用範圍包括但不限於:

  • 無線通信系統收發模塊 (Transceiver)
  • 數據及時鐘恢複電路 (Clock and Data Recovery - CDR)
  • 頻率綜合電路 (Frequency synthesizer)
  • 跳頻通信 (Frequency-hopping spread spectrum - FHSS)
  • 數位電視接收機

組成[編輯]

一個鎖相環電路通常由以下模塊構成:

PLL

每個模塊的簡單原理描述如下:

分類[編輯]

  • 按照實現技術,可以分為類比鎖相環(Analog PLL)和數位鎖相環(Digital PLL)。
  • 按照反饋迴路,可以分為整數倍分頻鎖相環(Integer-N PLL)和分數倍分頻鎖相環(Fractional-N PLL)。
  • 按照鑒頻鑒相器的實現方式,可以分為電荷泵鎖相環(Charge-Pump PLL)和非電荷泵鎖相環。
  • 按照環路的頻寬,它可以分為寬頻鎖相環(Wide band loop PLL)和窄帶鎖相環(Narrow band loop PLL)。

性能指標[編輯]

對於鎖相環來說,最關鍵的性能是在於相位噪聲(Phase noise)和動態性能(Dynamics)。

  • 鎖相環的相位噪聲對通信系統的整體性能影響甚大,因此設計中對相位噪聲的要求有具體而嚴格的指標要求。
  • 鎖相環的動態性能決定了它能夠同步參考源的速度和精度,以及在多大範圍內能夠跟蹤參考源。
  • 鎖相環的動態性能包括:鎖定時間(Lock time),捕獲範圍(Capture range),鎖定範圍(Hold range)等。

另外,鎖相環的穩定性指標包括:環路頻寬(Loop bandwidth),相位裕度(Phase marge)等。

參考文獻[編輯]

  • R.E. Best, Phase-Locked Loops: Design, Simulation, and Applications, McGraw-Hill Professional, 2003.
  • F.M. Gardner, Phaselock Techniques, Wiley-Interscience, 2005.
  • P.R. Gray et coll., Analysis and Design of Analog Integrated Circuits, Wiley, 2001.
  • T.H. Lee, The Design of CMOS Radio-Frequency Integrated Circuits, Second Edition, Cambridge University Press, 2003.
  • B. Razavi, RF Microelectronics, Prentice Hall, 1998.
  • K. Shu et E. Sánchez-Sinencio, CMOS PLL Synthesizers: Analysis and Design, Springer, 2004.
  • William F. Egan, Phase-Lock Basics, Wiley-IEEE Press, 2 edition, November, 2007
  • William F. Egan, Frequency Synthesis by Phase Lock, Wiley-Interscience, 2 edition December,1999