三維晶片

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3D IC是將多顆晶片進行三維空間垂直整合,以因應半導體製程受到電子及材料的物理極限。 半導體行業追求這個有前途的技術,在許多不同的形式,但它尚未被廣泛使用,因此,定義還是有點不固定。

3D ICs 對決 3D 封裝[编辑]

3D 積體電路封裝是指堆疊不同的晶片成為一個單一的封裝以節省空間,被稱為System in Package(SiP)或 Chip Stack MCM, 並未整合進入單一的電路內。晶片與晶片之間的溝通方式則採用off-chip signaling,彷彿他們被安置(mounted)在一個正常的電路板。相反地,3D IC是一種單一晶片,使用芯片上的信號層上的所有組件,無論是垂直或水平。

著名的晶片[编辑]

目前世界各國在3DIC的研發上多處於先期發展階段,尚未成為成熟之技術。2004年, Intel曾展示過3D版本的Pentium 4 處理器。[1]目前業界在三維晶片會用矽穿孔(TSV)的方式在垂直方向實現相互連接。芯片製造模具,採用面對面堆積,允許通過結構的密度。背面TSV技術用於IO和電源。對於的3D平面佈置圖,設計人員手動安排每個芯片中的功能塊,以降低功耗和性能改進。允許分拆大型和高功率模塊和精心重排,以限制熱的熱點。與2D相比, 3D設計提供了15%的性能提升(由於以消除管道階段)和15%的節能(由於中繼器,以消除和減少佈線)。

2007年Intel 推出 Teraflops Research Chip,是一個實驗性的80-core設計的堆疊式記憶體(stacked memory)。由於對內存頻寬(memory bandwidth)的高度需求,傳統的IO方法將消耗10〜25W。[2]英特爾設計實現了一個基於TSV 的內存匯流排(memory bus)。每個核心都被連接到一個memory tile的SRAM模的鏈接,提供12 GB/s的頻寬,總頻寬的1 TB/s,同時僅消耗2.2W。

2008年在羅切斯特大學的學術單位,伊比·弗里德曼(Eby Friedman)教授和他的學生實現了3D處理器。該芯片在1.4 GHz的運行,並且它被設計為優化的垂直方向處理之間的層疊芯片給出的3D處理器能力,傳統的一層狀芯片無法達到。[3]的一個挑戰是在製造的三維芯片使所有層的工作和諧,從一層到一塊的信息,會干擾沒有任何障礙。[4]

2012年的ISSCC大會上展示兩組 3D-IC-based multi-core 使用 GlobalFoundries' 130 nm 製程 and Tezzazon's FaStack 技術. 3D-MAPS[5]是一個在喬治亞理工學院電氣和計算機工程學院的研究人員從一個實現與64個自定義的核心邏輯芯片堆疊。第二架原型機部在美國密歇根大學電氣工程和計算機科學叫 Centip3De,近閾值設計的ARM Cortex-M3內核的基礎上。

現今三維晶片堆疊的量產仍有很大的困難,包括TSV本身的製程成本就很大,目前只有CMOS影像感測器還有MEMS真正進入商品化。再者利用晶片穿孔,矽晶面積也會造成損耗,還有散熱也是一大挑戰。

製造技術[编辑]

截至2008年建立一個3D IC主要有四種方式:

單體(Monolithic)
電子元件和它們的連接(佈線)是建立在一個單一的半導體晶片,然後將其切成更小的晶粒(diced)到3D集成電路層。只有一個襯底(substrate),因此不需要用於對準(aligning)、變薄(thinning)、粘接(bonding),或穿透矽通孔(through-silicon via)。最近的一項突破克服的兩相分割晶體管(transistor fabrication)製造工藝溫度的限制。高溫相層轉移之前完成遵循層轉移使用離子切割,也被稱為層次轉移(layer transfer),生產SOI晶圓(SOI wafers)在過去的二十年裡一直佔主導地位的方法。多重薄膜幾乎無缺陷的矽層(10s–100s nanometer scale)可以創建通過利用低溫(小於40℃)鍵和切割技術,並放置在頂部的有源晶體管電路。按照敲定晶體管使用的蝕刻和沉積的過程。這種單片3D-IC技術已經在斯坦福大學的研究DARPA資助的贈款。
Wafer-on-Wafer
電子元件建立在兩個或兩個以上的半導體晶片,然後對準、粘合,並切粒成3D集成電路。每個晶片可以減薄粘接之前或之後。垂直連接可以是內嵌到粘接前的晶片或其他人創建的接合後的stack。 這些穿透矽通孔(TSV)技術,通過在矽襯底(silicon substrate)之間的有源層之間和/或一個有源層和一個外部焊盤。晶圓對晶圓鍵合,可以減少產量,因為如果在3D IC 1的N芯片是有缺陷的,整個3D IC將有缺陷。此外,晶片必須是相同的大小,但許多外來的材料(例如,III-V族)小得多比CMOS邏輯或DRAM(通常為300毫米)的晶片上製造的,複雜的異構集成。
Die-on-Wafer
電子元器件內置上兩個半導體晶圓。One wafer is diced;一種晶片的單片化的dice是對齊的,到模具網站的第二晶片接合。在晶圓上的晶片的方法,進行細化和TSV創建之前或之後接合。可以添加額外的dice切割之前的stack。
Die-on-Die
電子組件構建多個dice,然後可以對準與接合(aligned and bonded)。細化(Thinning)和TSV創建可能會之前或之後完成粘接。die-on-die的一大優勢是可以先測試每個組件模具,如此一來即便是不佳的die也不會破壞整個stack。[6]此外,每個晶片在3D IC可以預先分級(binned beforehand),使他們能進行混合和匹配,以最佳化功耗和性能(例如匹配multiple dice 從power process corner 的移動應用程序)。

優點[编辑]

傳統的半導體芯片擴展信號的傳播速度也提高了。然而,縮放比例從目前的製造和芯片設計技術已變得更加困難,部分原因是由於功率密度的限制,部分是因為互連不變得更快,而晶體管[7] 3-D集成的電路提出了發明來解決堆疊2-D的模具和連接他們的第3維度的縮放挑戰。這有望加快分層芯片之間的通信,而平面佈局。[8]3D IC技術中承諾許多顯著的利益,包括:

腳印(footprint)
更多的功能融入一個狹小的空間。這延伸摩爾定律,使新一代的裝置(device)更小但功能更強大。
成本
分區成多個較小的dice與3D堆疊芯片可以提高產量,降低製造成本,如果個別模具分別進行測試。[9][10]
異質(Heterogeneous)集成
電路層可以建立與不同的過程,甚至不同類型的晶圓上。 這意味著,組件可以進行優化,以在更大的程度比如果他們建立單晶片上的一起。 此外,與不相容製造組件可以結合在一個單一的三維集成電路。[11]
更短的互連
平均線的長度被減小。 研究人員報告了常見的數字是10%-15%的訂單,但這種減少主要適用於較長的互連,這可能會影響電路的延遲更大的量。鑑於3D導線具有高得多的電容比常規的在模具的導線,電路延遲可能會或可能不會提高。
功率
保持信號在晶片(on-chip)上可以減少功耗 10-100倍。[12]更短的電線也降低功耗,減少寄生電容。[13]的功率預算減少導致產生更少的熱量,延長電池壽命,較低的操作成本。
電路安全
堆疊結構的複雜性嘗試反向工程的電路。敏感電路(Sensitive circuits)也產生層以這樣的方式被劃分,以掩蓋的每一層的功能。[14]
帶寬
3D 積體電路允許大量異質晶片進行層與層之間的垂直貼合。這允許在不同的層中的功能塊之間的寬的帶寬總線的建設。一個典型的例子將是一個處理器結合內存(processor+memory)的三維堆疊,堆疊在處理器的頂部上的超高速緩衝存儲器。這樣的安排可以讓一個遠大於典型的128位或256位的高速快取(cache)與處理器(processor)之間的匯流排。[15]從而減少內存牆(memroy wall)的問題。[16]

挑戰[编辑]

因為這項技術是新的,它承載了新的挑戰,包括:

良率(Yield)
每一個額外的製造步驟將增加風險。3D IC 在系統封裝與測試的挑戰必須先被克服,才能達到預期的良率。[17][18]
熱(Heat)
3D IC 因堆疊多層晶片,相較於2D設計,散熱面積減少許多,導致散熱效果不佳,容易有溫度偏高的現象。
設計上的複雜度(Design complexity)
想要真正達到3D整合的效果,需要複雜的設計技術與新的 CAD 工具。[19]
缺乏標準
基於TSV 的 3D IC 設計、製造,和包裝有幾個標準,儘管這個問題正在得到解決。[20][21]此外,還有許多技術仍在探索,例如via-last, via-first, via-middle;[22]內插(interposers)[23]或直接接合(direct bonding)等。
建立TSV的費用
TSV 的 gate 和影響平面(impact floorplans)是比較大的。在45 nm 技術節點,該地區的10μm x 10μm 的 TSV的足跡約50 gates。[24]此外,製造需求焊盤和保持區,進一步提高TSV區域足跡。根據不同的技術選擇,TSV的阻擋某些子集(subset)的佈局資源。[24]Via-first TSVs 是前金屬製造的,從而佔據了設備層和放置障礙物。Via-last TSVs ,通過芯片的金屬化和通。因此,它們佔據兩個的移動設備和金屬層,從而在佈局和佈線的障礙。使用TSV的普遍預期,以減少線長(wirelength),這取決於矽通孔的數量和特點。[24]此外,芯片間的分割影響線長的粒度。通常減以 moderate(20-100模塊塊)和coarse(block-level partitioning)粒度減小,但fine(gate-level partitioning)粒度增加[24]
測試
為了實現高的總產率和降低成本,單獨的獨立的管芯的測試[2][18]然而,在3D IC的相鄰的有源層之間的緊密集成必須是相同的電路模塊的不同部分之間的一個顯著量的互連是必不可少的。劃分到不同的晶粒(dies)。
異質構成供應鏈
在不均勻的集成系統,其中的一部分從一個不同的零部件供應商延遲整個產品的交付延遲等延遲為每個3D-IC的部分供應商的收入。
缺乏明確界定的所有權
目前還不清楚誰應該擁有的3D-IC的集成和封裝/組裝。

Design styles[编辑]

根據partitioning granularity,不同的設計風格可以區分的。Gate-level的整合面臨多重挑戰,實現度遠不如 block-level集成。[25]

Gate-level集成
這種風格的區別在多個dies 的標準單元。它可以保證wirelength reduction和極大的靈活性。然而,wirelength reduction可能受到損害,除非的某些最小尺寸的模塊將被保留。另一方面,其副作用包括數量龐大的必要TSV的互連。 這種設計風格和路線需要3D工具,這是不可用,但。 此外,在多個模具設計模塊分區的,意味著它不能在die stacking 之前被充分測試。die stacking(後鍵合測試)之後,可以使一個單一的失敗模具幾個不錯的模具無法使用,破壞了產量。這種風格也放大過程變化的影響,尤其是芯片間的變化。事實上,在3D佈局可能會產生更差,在相同的電路佈局2D,3D IC整合到原來的承諾背道而馳。[26] 此外,這種設計風格需要重新設計現有的知識產權,因為現有的IP blocks和EDA工具不提供3D集成。
Block-level集成
這種風格賦予整個獨立的dies 設計模塊。設計塊歸入大部分的網表的連接和少量的全局互連是聯繫在一起的。 因此,Block-level的整合有望降低TSV的開銷。先進的3D系統相結合的異構模需要不同的製造工藝,快速和低功耗的隨機邏輯不同的技術節點,幾種類型​​的存儲器,模擬和射頻電路等塊級別的整合,它允許獨立和優化生產流程,從而出現三維集成的關鍵。此外,這種風格有助於從現有的2D設計向3D IC設計的過渡。基本上,3D-aware工具只需要partitioning 和熱分析。[27] 獨立的die 應使用(adapted)2D工具和2D blocks。這是出於廣泛的可用性,以及可靠的IP blocks。這可以更方便地強制(mandatory)TSV 置入IP blocks 和blocks 之間的未佔有空閒(unoccupied space),而不必再重新設計(redesigning)IP blocks和嵌入TSV,Design-for-testability是IP blocks 一個重要的組成部分,可以使用促進3D IC 的技術性測試(facilitate testing)。此外,關鍵路徑(critical paths)可以主要是嵌入在2D塊,這限制了TSV和製造成品率上的管芯間的變化(inter-die variation)的影響。最後,先進的芯片設計通常要求last-minute engineering changes。限制成本,限制這種變化的影響,單一的dies是必不可少的。

模擬器[编辑]

IntSim是一個開放源碼的CAD工具來模擬2D和3D-IC產品。它可用於預測2D/3D芯片的電源,芯片尺寸的金屬含量和最佳大小的金屬含量不同的技術和設計參數的基礎上[28]。用戶還可以學習縮放的趨勢,和使用IntSim的優化他們的芯片設計。[29]

HeatWave 是商業用途的 CAD tool 用於模擬 whole-chip 在裝置層級降溫.[30] 輸入包括佈局數據和電源數據輸出包括一個3D thermal map 和表格合適的溫度數據的註釋設備溫度數據轉換成電路模擬器。[31] 熱浪已使用大量3D-IC的研究小組準確地模擬測試芯片的溫度。[32][33][34][35]

注釋[编辑]

  1. ^ B. Black, D. Nelson, C. Webb, and N. Samra, "3D Processing Technology and Its Impact on iA32 Microprocessors", in Proc. of Int. Conf. on Computer Design, pp. 316-318, 2004.
  2. ^ 2.0 2.1 S. Borkar, "3D integration for energy efficient system design", in Proc. Design Autom. Conf., 2011, pp. 214–219.
  3. ^ Seguin, Steve. "World's First Stacked 3D Processor Created". September 16, 2008
  4. ^ Science Daily. "3-D Computer Processor: 'Rochester Cube' Points Way To More Powerful Chip Designs". September 17, 2008
  5. ^ 3D-MAPS project webpage at Georgia Tech http://arch.ece.gatech.edu/research/3dmaps/3dmaps.html
  6. ^ Real World Technologies. "3D Integration: A Revolution in Design". May 2, 2007. http://realworldtech.com/page.cfm?ArticleID=RWT050207213241&p=6
  7. ^ Developer, Shed. "3D Processors, Stacking Core". September 20, 2005. http://www.devhardware.com/c/a/Computer-Processors/3D-Processor-Technology/,
  8. ^ Developer, Shed. "3D Processors, Stacking Core". September 20, 2005. http://www.devhardware.com/c/a/Computer-Processors/3D-Processor-Technology/1/
  9. ^ Xiangyu Dong and Yuan Xie, "System-level Cost Analysis and Design Exploration for 3D ICs", Proc. of Asia and South Pacific Design Automation Conference, 2009, http://www.cse.psu.edu/~yuanxie/3d.html
  10. ^ "3D IC Technology Delivers The Total Package" http://electronicdesign.com/article/engineering-essentials/3d_ic_technology_delivers_the_total_package.aspx Electronic Design July 02, 2010
  11. ^ James J-Q Lu, Ken Rose, & Susan Vitkavage "3D Integration: Why, What, Who, When?" http://www.future-fab.com/documents.asp?d_ID=4396 Future Fab Intl. Volume 23, 2007
  12. ^ William J. Dally, "Future Directions for On-Chip Interconnection Networks" page 17, http://www.ece.ucdavis.edu/~ocin06/talks/dally.pdf Computer Systems Laboratory Stanford University, 2006
  13. ^ Johnson, R Colin. "3-D chip stacks standardized". July 10, 2008. http://www.eetimes.com/electronics-news/4077835/3-D-chip-stacks-standardized
  14. ^ "3D-ICs and Integrated Circuit Security" http://www.tezzaron.com/about/papers/3D-ICs_and_Integrated_Circuit_Security.pdf Tezzaron Semiconductor, 2008
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  17. ^ Robert Patti, "Impact of Wafer-Level 3D Stacking on the Yield of ICs". Future Fab Intl. Volume 23, 2007
  18. ^ 18.0 18.1 Hsien-Hsin S. Lee and Krishnendu Chakrabarty, "Test challenges for 3D integrated circuits", IEEE Design and Test of Computers, Special issue on 3D IC Design and Test, vol. 26, no. 5, pp. 26–35, Sep/Oct 2009
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  20. ^ "3-D chip stacks standardized". EE Times November 7, 2008
  21. ^ "SEMI International Standards Program Forms 3D Stacked IC Standards Committee". SEMI press release December 7, 2010
  22. ^ "ADVANCED PACKAGING: 3D TSV Technologies Scenarios: Via First or Via Last? 2010 report". Yole report, 2010
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  24. ^ 24.0 24.1 24.2 24.3 D. H. Kim, S. Mukhopadhyay, S. K. Lim, "Through-silicon-via aware interconnect prediction and optimization for 3D stacked ICs", in Proc. of Int. Workshop Sys.-Level Interconn. Pred., 2009, pp. 85–92.
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