Verilog-A

Verilog-A是一種針對模擬電路的工業標準模型語言，它是 Verilog-AMS的連續時間子集。

Verilog-A被設計用來對Spectre電路仿真器（Spectre Circuit Simulator）的行為級描述進行標準化，以實現與VHDL（另一個IEEE標準支持的硬件描述語言）。它從其他語言（例如MAST）吸收了對模擬電路的支持。國際Verilog開放組織（Open Verilog International, OVI）支持 Verilog的標準化，使得Verilog-A作為整個Verilog-AMS計劃的一部分，從而實現對模擬電路和數碼電路設計的處理能力。Verilog-A是Verilog-AMS項目的最初階段發展起來的。

不過，Verilog的開發進展與Verilog-AMS延遲不同，而當時Verilog被納入了IEEE 1364標準，這就使得Verilog-AMS被遺留給了Accellera公司。因此最初的單一語言標準的目標並沒有實現。

參考文獻

• Language design objectives (circa 1994)（頁面存檔備份，存於互聯網檔案館）

外部連結

• Accellera Verilog Analog Mixed-Signal Group（頁面存檔備份，存於互聯網檔案館）
• Language References Manuals（頁面存檔備份，存於互聯網檔案館）
• The Designer's Guide to Verilog-AMS （頁面存檔備份，存於互聯網檔案館）
• Verilog-AMS.com — Examples of models written in Verilog-A
• Designer's Guide Community （頁面存檔備份，存於互聯網檔案館） — More examples of models written in Verilog-A