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内存时序

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内存时序(英語:Memory timingsRAM timings)是描述同步动态随机存取存储器(SDRAM)性能的四个参数:CLTRCDTRPTRAS,单位为时钟周期。它们通常被写为四个用破折号分隔开的数字,例如7-8-8-24。第四个参数(RAS)经常被省略,而有时还会加入第五个参数:Command rate(命令速率),通常为2T或1T,也写作2N、1N。这些参数指定了影响随机存取存储器速度的潜伏时间(延迟时间)。较低的数字通常意味着更快的性能。决定系统性能的最终元素是实际的延迟时间,通常以纳秒为单位。

当将内存时序转换为实际的延迟时,最重要的是注意它是以时钟周期为单位。如果不知道时钟周期的时间,就不可能了解一组数字是否比另一组数字更快。

举例来说,DDR3-2000内存的时钟频率是1000 MHz,其时钟周期为1 ns。基于这个1 ns的时钟,CL=7给出的绝对延迟为7 ns。而更快的DDR3-2666(时钟1333 MHz,每个周期0.75 ns)则可能用更大的CL=9,但产生的绝对延迟6.75 ns更短。

现代DIMM包括一个串行存在检测(SPD)ROM芯片,其中包含为自动配置推荐的内存时序。PC上的BIOS可能允许用户调整时序以提高性能(存在降低稳定性的风险),或在某些情况下增加稳定性(如使用建议的时序)。

注意:内存带宽是测量内存的吞吐量,并通常受到传输速率而非潜伏时间的限制。通过交错英语Interleaved memory访问SDRAM的多个内部bank,有可能以峰值速率连续传输。可能以增加潜伏时间为代价来增加带宽。具体来说,每个新一代的DDR内存都有着较高的传输速率,但绝对延迟没有显著变化,尤其是市场上的第一批新一代产品,通常有着较上一代更长的延迟。

即便增加了内存延迟,增加内存带宽也可以改善多处理器或多个执行线程的计算机系统的性能。更高的带宽也将提升没有专用显存集成显卡的性能。

名称 符号 定义
CAS潜伏时间英语CAS latency CL 发送一个列地址到内存与数据开始响应之间的周期数。这是从已经打开正确行的DRAM读取第一比特内存所需的周期数。与其他数字不同,这不是最大值,而是内存控制器和内存之间必须达成的确切数字。
行地址到列地址延迟 TRCD 打开一行内存并访问其中的列所需的最小时钟周期数。从DRAM的非活动行读取第一位内存的时间是TRCD + CL。
行预充电时间 TRP 发出预充电命令与打开下一行之间所需的最小时钟周期数。从一个非正确打开行的DRAM读取内存第一比特的时间是TRP + TRCD + CL。
行活动时间 TRAS 行活动命令与发出预充电命令之间所需的最小时钟周期数。这是内部刷新行所需的时间,并与TRCD重叠。在SDRAM模块中,它只是TRCD + CL。否则,约等于TRCD + 2×CL。
备注
  • RAS行地址选通脉冲,延续自异步DRAM的术语。
  • CAS:列地址选通脉冲,延续自异步DRAM的术语。
  • TWR:写入恢复时间。上一次对行的写入命令与预充电它之间必须经过的时间。通常,TRAS = TRCD + TWR
  • TRC:行周期时间。TRC = TRAS + TRP

BIOS中的处理[编辑]

英特尔体系的系统中,内存时序和管理由内存参考代码英语Memory Reference Code(MRC)处理,这是BIOS/UEFI的一部分。[1]

参考资料[编辑]

  1. ^ Posted by Alex Watson, possibly repost from original content on custompc.com [unclear]. The life and times of the modern motherboard. 2007-11-27 [23 December 2016]. (原始内容存档于2012年7月22日).