維基百科:優良條目/Verilog

module mux (out, select, in0, in1, in2, in3);
output out;
input [1:0] select;
input in0, in1, in2, in3;
//具体的寄存器传输级代码
endmodule

Verilog是一種用於描述、設計電子系統（特別是數位電路）的硬件描述語言，主要用於在集成電路設計，特別是超大規模集成電路的電腦輔助設計。Verilog是電氣電子工程師學會（IEEE）的1364號標準。Verilog能夠在多種抽象級別對數字邏輯系統進行描述：既可以在晶體管級、邏輯閘級進行描述，也可以在暫存器傳輸級對電路信號在暫存器之間的傳輸情況進行描述。除了對電路的邏輯功能進行描述，Verilog代碼還能夠被用於邏輯仿真、邏輯綜合，其中後者可以把暫存器傳輸級的Verilog代碼轉換為邏輯門級的網表，從而方便在現場可程式邏輯門陣列上實現硬件電路，或者讓硬件廠商製造具體的特殊應用積體電路。設計人員還可以利用Verilog的擴展部分Verilog-AMS進行類比電路和混合訊號積體電路的設計。