逻辑综合

在电子学中，逻辑综合（英語：logic synthesis）是所需电路的抽象形式（通常是寄存器传输级），转换到以逻辑门为基础的设计目标的过程。通常，逻辑综合包括了硬件描述语言——主要是VHDL和Verilog HDL。某些工具能够在可编程逻辑器件，如可编程阵列逻辑（Programmable Array Logic, PAL）和现场可编程逻辑门阵列（ield Programmable Gate Array, FPGA）上生成位元流，而另一些工具则可以设计专用集成电路。逻辑综合是电子设计自动化的一个方面。

历史

逻辑综合的发展可以追溯到乔治·布尔（1815-1864）对逻辑代数的研究（逻辑代数现在也被称为“布尔代数”）。1938年，克劳德·香农展示了如何使用逻辑代数来描述电路开关切换的过程。在早期，逻辑设计牵涉了对真值表的处理（如利用卡诺图）。通过将一系列规则将卡诺图上的某些项进行合并，可以得到最小化的逻辑，即逻辑式可以得到简化。通常上述的人工操作可以处于四到六个变量的卡诺图。