邏輯電平
在數位電路，邏輯電平是數碼訊號的狀態之一。儘管存在其他標準，但邏輯電平通常由信號和地之間的電壓差表示。代表每個電平狀態的電壓範圍取決於所使用的邏輯系列，例如電晶體－電晶體邏輯（TTL）和互補式金屬氧化物半導體（CMOS）。不同邏輯系列的電路可以使用邏輯電平轉換器連接。
兩態邏輯
[編輯]在二進制邏輯中，二進制數1 和 0通常以邏輯高和邏輯低電平表示。使用這種邏輯的數碼電路可以藉助布爾代數來進行設計或分析。
有效電平
[編輯]數位電路可以選擇使用高或低電平來表示任一邏輯狀態。這兩個選項是高電平有效和低電平有效。在同一數位電路裏，高電平有效和低電平有效狀態可以在不同功能上使用：例如，只讀存儲器集成電路可能具有低電平有效的片選信號，但數據和地址位通常為高電平有效。通過反轉啟用電平的選擇來簡化邏輯設計亦屬慣例（參見德摩根定律）。
| 邏輯電平 | 高電平有效信號 | 低電平有效信號 |
|---|---|---|
| 邏輯高 | 1 | 0 |
| 邏輯低 | 0 | 1 |
在進行邏輯設計時，人們會在低電平有效信號的名稱加上上劃線，以將其與高電平有效信號區分開來。例如，名稱Q ，讀作「Q bar」或「Q not」，表示低電平有效信號。常用的約定有：
- 上劃線 ( Q )
- 前斜槓 (/Q)
- 小寫的 n 前綴或後綴（nQ 或 Q_n）
- #後綴 (Q#)，或
- 「_B」或「_L」後綴（Q_B 或 Q_L）。 [1]
數位電路中的許多控制信號都是低電平有效信號[2] （復位線、片選線等）。因為電晶體－電晶體邏輯（TTL）之類的邏輯系列更有能力把訊號拉到低電位，以至扇出和抗噪能力得以提升。如果邏輯門是帶有上拉電阻的集電極開路，它還允許線接或邏輯。I²C總線和控制器局域網(CAN)，以及PCI 本地總線就應用了這個特性。
一些信號在兩種電平下有不同含義。例如，標注為 R/ W的讀/寫線表示信號在高電平的情況下為讀取，在低電平的情況下為寫入。
邏輯電平電壓
[編輯]這兩種邏輯電平通常由兩種不同的電壓表示，但在某些邏輯信號中也會使用兩種不同的電流。每個邏輯系列都指定了各自的高閾值和低閾值。當電壓或電流低於低閾值時，信號為「低」。當高於高閾值時，信號為「高」。中間值為未定義。
通常邏輯電平的電壓會允許一些誤差；例如，0 到 2 伏可能代表邏輯 0，而 3 到 5 伏可能代表邏輯 1。而 2 到 3 伏的電壓是無效的，僅會在邏輯電平轉換期間或故障時出現。然而，很少邏輯電路可以檢測到這種情況，大多數設備會以未定義或特定方式將信號簡單地區分為高或低。一些邏輯器件包含施密特觸發器，使信號在閾值區域內更易被區分，以應對輸入電壓的微弱變化。
| 技術 | L 電壓 | H電壓 | 筆記 |
|---|---|---|---|
| CMOS [3] | 0 V 至 1/3 V DD | 2/3 V DD至 V DD | V DD =電源電壓 |
| TTL [3] | 0 V 至 0.8 V | 2 V 至 V CC | V CC = 5 V ±5%（7400 商用系列）或 ±10%（5400 軍用系列） |
幾乎所有數字電路對所有內部信號都使用一致的邏輯電平。但是，邏輯電平在不同系統中或有不同。連接兩個不同的邏輯系列時一般需使用某些特殊技巧，例如使用額外的上拉電阻或邏輯電平轉換器。邏輯電平轉換器能將一個使用某邏輯電平的數字電路連接到一個使用另一個邏輯電平的數字電路。通常會使用兩個電平轉換器以連接兩個不同的數字電路，每個數字電路一個：一個電平轉換器會將內部邏輯電平轉換為標準接口線路電平；另一個電平轉換器會將標準接口電平轉換為內部電平。
例如， TTL 電平與CMOS不同。通常，TTL 的輸出電壓不會升高到足以被 CMOS 穩定地識別為邏輯 1 的程度，尤其是當它連接到高輸入阻抗 CMOS 輸入時。 74HCT 系列器件的出現解決了這個問題，該器件使用 CMOS 技術，但採用 TTL 輸入邏輯電平。這些器件僅適用於 5 V電源。
| 電源電壓 | 技術 | 邏輯系列（例子） | 參考 |
|---|---|---|---|
| 5V、10V、15V | 金屬CMOS | 4000, 74C | [4] |
| 5V | TTL | 7400、74S 、74LS、74ALS、74F、74H | [5] |
| 5V | BiCMOS | 74ABT、74BCT | |
| 5V | CMOS (TTL I/O) | 74HCT 、74AHCT、74ACT | [6] |
| 3.3V、5V | CMOS | 74HC 、74AHC、74AC | [5] [6] |
| 5V | LVCMOS | 74LVC, 74AXP | [7] |
| 3.3V | LVCMOS | 74LVC、74AUP、74AXC、74AXP | [7] |
| 2.5V | LVCMOS | 74LVC、74AUP、74AUC、74AXC、74AXP | [7] |
| 1.8V | LVCMOS | 74LVC、74AUP、74AUC、74AXC、74AXP | [7] |
| 1.5V | LVCMOS | 74AUP、74AUC、74AXC、74AXP | [7] |
| 1.2V | LVCMOS | 74AUP、74AUC、74AXC、74AXP | [7] |
三態邏輯
[編輯]在三態邏輯中，輸出信號可處於以下三種可能狀態之一：0、1 或 Z，Z表示高阻抗。這不是邏輯電平，而是一個意味着該裝置沒有控制所連接電路的狀態。
四態邏輯
[編輯]四態邏輯添加了第四個狀態 X（「不關心」），這意味着信號的值不重要且未定義，或者可以隨意選擇輸出信號來簡化邏輯設計（參見卡諾圖）。
九態邏輯
[編輯]IEEE 1164定義了 9 種用於電子設計自動化的邏輯狀態。該標準包括強和弱驅動信號、高阻抗以及未知和未初始化狀態。
多層單元
[編輯]在固態存儲裝置中，多層單元使用多個電壓存儲數據。在一個單元中存儲 n 位元需要設備可靠地區分 2 n 個不同的電壓電平。
線路編碼
[編輯]傳輸碼可以使用多於兩種狀態來更有效地進行數據編碼。例子包括以太網使用的MLT-3 編碼和脈衝幅度調製。
參考
[編輯]- ^ Coding Style Guidelines (PDF). Xilinx. [2017-08-17]. （原始內容存檔 (PDF)於2022-10-07）.
- ^ Balch, Mark. Complete Digital Design: A Comprehensive Guide To Digital Electronics And Computer System Architecture. McGraw-Hill Professional. 2003: 430. ISBN 978-0-07-140927-8.
- ^ 3.0 3.1 Logic signal voltage levels. All About Circuits. [2015-03-29]. （原始內容存檔於2015-04-23）.
- ^ HEF4000B Family Specifications (PDF). Philips Semiconductors. January 1995. （原始內容 (PDF)存檔於March 4, 2016）.
Parametric limits are guaranteed for VDD of 5V, 10V, and 15V.
- ^ 5.0 5.1 AppNote 319 - Comparison of MM74HC to 74LS, 74S and 74ALS Logic (PDF). Fairchild Semiconductor. June 1983. （原始內容存檔 (PDF)於October 24, 2021）.
- ^ 6.0 6.1 AHC/AHCT Designer’s Guide (PDF). Texas Instruments. September 1998. （原始內容存檔 (PDF)於April 13, 2018）.
Technical Comparison of AHC / HC / AC (CMOS I/O) and AHCT / HCT / ACT (TTL I/O) Logic Families
- ^ 7.0 7.1 7.2 7.3 7.4 7.5 Little Logic Guide (PDF). Texas Instruments. 2018. （原始內容存檔 (PDF)於April 3, 2021）.
Logic Voltage Graph (page4)