时序逻辑电路

在数字电路理论中，时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入，还与前一时刻输入形成的状态有关。这跟组合逻辑电路相反，组合逻辑的输出只会跟目前的输入成一种函数关系。换句话说，时序逻辑拥有储存器件（记忆体）来存储信息，而组合逻辑则没有。

从时序逻辑电路中，可以建出两种形式的有限状态机：

• 摩尔型有限状态机：输出只跟内部的状态有关。（因为内部的状态只会在时脉触发边缘的时候改变，输出的值只会在时脉边缘有改变）
• 米利型有限状态机：输出不只跟目前内部状态有关，也跟现在的输入有关系。

时序逻辑因此被用来建构某些形式的电脑的记忆体，延迟跟储存单元，以及有限状态自动机。大部分现实的电脑电路都是混用组合逻辑跟时序逻辑。

特点

• 功能特点：电路在某采样周期内的稳态输出Y(n)，不仅取决于该采样周期内的“即刻输入X(n)”，而且还与电路原来的状态Q(n)有关。（通常Q(n)记录了以前若干周期内的输入情况）
• 结构特点：除含有组合电路外，时序电路必须含有存储信息的有记忆能力的电路：触发器、寄存器、计数器等。

时序电路框图

功能描述方法

• 逻辑表达式
  • 输出方程组

${\begin{cases}y_{1}=f_{1}(x_{1},x_{2},...x_{i},q_{1},q_{2},...q_{k})\\y_{2}=f_{2}(x_{1},x_{2},...x_{i},q_{1},q_{2},...q_{k})\\...\\y_{j}=f_{j}(x_{1},x_{2},...x_{i},q_{1},q_{2},...q_{k})\end{cases}}$

• • 驱动（激励）方程组

${\begin{cases}z_{1}=g_{1}(x_{1},x_{2},...x_{i},q_{1},q_{2},...q_{k})\\z_{2}=g_{2}(x_{1},x_{2},...x_{i},q_{1},q_{2},...q_{k})\\...\\z_{j}=g_{j}(x_{1},x_{2},...x_{i},q_{1},q_{2},...q_{k})\end{cases}}$

• • 状态（次态）方程组

${\begin{cases}q_{1_{(n+1)}}=h_{1}(z_{1},z_{2},...z_{k},q_{1_{(n)}},q_{2_{(n)}},...q_{k_{(n)}})\\q_{2_{(n+1)}}=h_{2}(z_{1},z_{2},...z_{k},q_{1_{(n)}},q_{2_{(n)}},...q_{k_{(n)}})\\...\\q_{k_{(n+1)}}=h_{k}(z_{1},z_{2},...z_{k},q_{1_{(n)}},q_{2_{(n)}},...q_{k_{(n)}})\end{cases}}$

时序电路分类

1. 按“功能、用途”分为：
   1. 寄存器；
   2. 计数（分频）器；
   3. 顺序（序列）脉冲发生器；
   4. 顺序脉冲检测器；
   5. 码组变换器；…
2. 按各触发器的“动作特性”分为：
   1. 同步时序电路：电路中所有触发器的状态变化同步进行。其时钟方程：CP1= CP2=…= CPK= CP↓（或CP↑）。即：所有CP端联在一起，由CP信号同一有效沿触发。
   2. 异步时序电路：
      1. 电路中根本没有CP同步信号。
      2. 各触发器不是用同一CP脉冲的同一有效沿触发的。
3. 摩尔（Moore）型和米里（Mealy）型
   1. 摩尔型：电路的输出Yn，只取决于各触发器的输出Q n，而与外输入X n无关。即：Yn＝F（Q n）。
   2. 米里型：电路的输出Yn，不仅取决于各触发器的输出Q n，而且还与外输入X n有关。即：Yn＝F（Q n，X n）。
4. “完全描述的”和“非完全描述的”含有K个状态变量（K个触发器）的时序电路，最多可描述K个不同状态。
   1. 若电路功能必须用个状态来描述，则称之为“完全描述的”（二进制的）；
   2. 若只用个状态中的一部分来描述，则称之为“非完全描述的”（非二进制的）。

同步时序逻辑电路

主条目：同步电路

同步时序电路中所有存储器件都在时钟脉冲CP的统一控制下，用触发器作为存储器件。几乎现在所有的时序逻辑都是“同步逻辑”：有一个“时钟”信号，所有的内部记忆体（'内部状态'）只会在时钟的边沿时候改变。在时序逻辑中最基本的储存器件是触发器。

同步逻辑最主要的优点是它很简单。每一个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成，称为一个 '时钟周期'。只有在这个条件满足下（不考虑其他的某些细节），电路才能保证是可靠的。

同步逻辑也有两个主要的缺点：

1. 时钟信号必须要分布到电路上的每一个触发器。而时钟通常都是高频率的信号，这会导致功率的消耗，也就是产生热量。即使每个触发器没有做任何的事情，也会消耗少量的能量，因此会导致废热产生。
2. 最大的可能时钟频率是由电路中最慢的逻辑路径决定，也就是关键路径。意思就是说每个逻辑的运算，从最简单的到最复杂的，都要在每一个时脉的周期中完成。一种用来消除这种限制的方法，是将复杂的运算分开成为数个简单的运算，这种技术称为“流水线”。这种技术在微处理器中非常的显著，用来帮处提升现今处理器的时钟频率。

描述同步时序逻辑电路的方法

• 功能表
• 特性表
• 特性方程
• 状态图
• 状态表
• 激励表
• 时间图

同步时序逻辑电路的存储器件——触发器

触发器是一种具有记忆能力、构成时序逻辑的基本单元电路。一个触发器能“存储”一位二进制数字信息：“0”或“1”。

1. 一个触发器有两个稳定状态：
   1. “0”状态：Q＝0，＝1；
   2. “1”状态：Q＝1，＝0。
2. 触发器（FF）应具有以下功能：
   1. 在新数据输入之前（无触发信号）时，触发器一直保持原来的状态（原数据）不变。
   2. 输入信号触发下，它能从一种状态转换为另一种状态。即：FF能够“接收”“保持”并“输出”数字信息。
3. 触发器（FF）的分类：
   1. 从功能分：
      1. RS触发器（置0、置1触发器）
      2. JK触发器（多功能触发器）
      3. D触发器（延迟触发器）
      4. T触发器（翻转触发器）
   2. 从结构分：
      1. 基本RS触发器
      2. 同步触发器（时钟CP-FF）
      3. 主从触发器
      4. 维持-阻塞触发器（WZ-FF）
      5. CMOS边沿触发器
   3. 从触发方式分：
      1. 电位触发：
         1. 高电位触发
         2. 低电位触发
      2. 边沿触发：
         1. 上升沿触发
         2. 下降沿触发

异步逻辑（异步逻辑）

主条目：异步电路

异步时序逻辑是循序逻辑的普遍本质，但是由于它的弹性关系，他也是设计上困难度最高的。最基本的储存器件是锁存器。锁存器可以在任何时间改变它的状态，依照其他的锁存器信号的变动，他们新的状态就会被产生出来。异步电路的复杂度随着逻辑门的增加，而复杂性也快速的增加，因此他们大部分仅仅使用在小的应用。然而，电脑辅助设计工具渐渐的可以简化这些工作，允许更复杂的设计。

也可能建造出混合的电路，包含有同步的触发器和异步的锁存器（它们都是双稳态器件）。

参考文献

• Katz, R, and Boriello, G. Contemporary Logic Design. 2nd ed. Prentice Hall. 2005. ISBN 0-201-30857-6.
• Zvi Kohavi, Niraj K. Jha. Switching and Finite Automata Theory. 3rd ed. Cambridge University Press. 2009. ISBN 978-0-521-85748-2
• V. O. Vasyukevich. (2009). Asynchronous logic elements. Venjunction and sequention — 118 p.

相关条目

• 时序收敛