
鎖相環
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鎖相迴路(PLL: Phase-locked loops)是一種利用反饋(Feedback)控制原理實現的頻率及相位的同步技術,其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當參考時鐘的頻率或相位發生改變時,鎖相迴路會檢測到這種變化,並且通過其內部的反饋系統來調節輸出頻率,直到兩者重新同步,這種同步又稱為「鎖相」(Phase-locked)。
應用領域[編輯]
鎖相迴路在眾多領域有應用,如無線通信、數位電視、廣播等。具體的應用範圍包括但不限於:
- 無線通信系統收發模塊 (Transceiver)
- 數據及時鐘恢復電路 (Clock and Data Recovery - CDR)
- 頻率綜合電路 (Frequency synthesizer)
- 跳頻通信 (Frequency-hopping spread spectrum - FHSS)
- 數位電視接收機
組成[編輯]
一個鎖相迴路電路通常由以下模塊構成:
每個模塊的簡單原理描述如下:
- 鑒頻鑒相器: 對輸入的參考信號和反饋迴路的信號進行頻率和相位的比較,輸出一個代表兩者差異的信號至低通濾波器。
- 低通濾波器: 將輸入信號中的高頻成分濾除,保留直流部分送至壓控振盪器。
- 壓控振盪器: 輸出一個周期信號,其頻率由輸入電壓所控制。
- 反饋迴路 : 將壓控振盪器輸出的信號送回至鑒頻鑒相器。通常壓控振盪器的輸出信號的頻率大於參考信號的頻率,因此需在此加入分頻器以降低頻率。
分類[編輯]
- 按照實現技術,可以分為類比鎖相迴路(Analog PLL)和數位鎖相迴路(Digital PLL)。
- 按照反饋迴路,可以分為整數倍分頻鎖相迴路(Integer-N PLL)和分數倍分頻鎖相迴路(Fractional-N PLL)。
- 按照鑒頻鑒相器的實現方式,可以分為電荷泵鎖相迴路(Charge-Pump PLL)和非電荷泵鎖相迴路。
- 按照環路的帶寬,它可以分為寬帶鎖相迴路(Wide band loop PLL)和窄帶鎖相迴路(Narrow band loop PLL)。
性能指標[編輯]
對於鎖相迴路來說,最關鍵的性能是在於相位雜訊(Phase noise)和動態性能(Dynamics)。
- 鎖相迴路的相位噪聲對通信系統的整體性能影響甚大,因此設計中對相位噪聲的要求有具體而嚴格的指標要求。
- 鎖相迴路的動態性能決定了它能夠同步參考源的速度和精度,以及在多大範圍內能夠跟蹤參考源。
- 鎖相迴路的動態性能包括:鎖定時間(Lock time),捕獲範圍(Capture range),鎖定範圍(Hold range)等。
另外,鎖相迴路的穩定性指標包括:環路帶寬(Loop bandwidth),相位裕度(Phase margin)等。
參考文獻[編輯]
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- F.M. Gardner, Phaselock Techniques, Wiley-Interscience, 2005.
- P.R. Gray et coll., Analysis and Design of Analog Integrated Circuits, Wiley, 2001.
- T.H. Lee, The Design of CMOS Radio-Frequency Integrated Circuits, Second Edition, Cambridge University Press, 2003.
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- K. Shu et E. Sánchez-Sinencio, CMOS PLL Synthesizers: Analysis and Design, Springer, 2004.
- William F. Egan, Phase-Lock Basics, Wiley-IEEE Press, 2 edition, November, 2007
- William F. Egan, Frequency Synthesis by Phase Lock, Wiley-Interscience, 2 edition December,1999
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