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DDR4 SDRAM

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DDR4 SDRAM
Two 8 GB DDR4-2133 ECC 1.2 V RDIMMs.jpg
两支美光Crucial 8GB DDR4-2133 ECC 1.2V RDIMM[a]
类型 同步动态随机存取存储器 (SDRAM)
发布日期 2014年9月[1]
前代机种 DDR3 SDRAM
网站 www.jedec.org/standards-documents/results/jesd79-4%20ddr4

第四代双倍数据率同步动态随机存取存储器英文:Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory,简称为DDR4 SDRAM),是一种高带宽的电脑存储器规格。它属于SDRAM家族的存储器产品,是自1970年DRAM开始使用以来,现时最新的存储器规格,旨在全面取代旧有的存储器规格。[2]

DDR4-SDRAM提供比DDR3/DDR2-SDRAM更低的供电电压以及更高的带宽,但由于电压标准、物理接口等诸多设计与DDR3-SDRAM等的不一致,因此DDR4-SDRAM与前代DDR3/DDR2/DDR等一样,不会向后兼容。现时,超微英特尔两大x86处理器厂商推出的大部分处理器产品都支持DDR4-SDRAM。

发展历史[编辑]

JEDEC,存储器标准的主体制定组织,在2005年时已经着手DDR3 SDRAM的继任标准,[3]此时离DDR3标准亮相的2007年还有2年。[4][5]DDR4的高层级架构原定计划在2008年完成。[6]

2007年开始就有DDR4标准的一些早前信息被公开,[7]2008年8月份于旧金山举行的英特尔开发者论坛(IDF)上,一位来自奇梦达的出席演讲嘉宾提供更多关于DDR4的公开信息。[7][8][9][10]当年关于DDR4的描述中,DDR4将使用30纳米制程、1.2伏的运行电压、常规总线时钟频率速率在2133MT/s而“发烧级”的有3200MT/s、在2012年推出市场、在2013年它的运行电压将改进至只有1伏。[8][10]

后来,在2010年于东京举行的MenCon(一个电脑存储器工业的大会)上,由JEDEC主导的题为“Time to rethink DDR4”的技术展示中,更多的DDR4技术数据被公布。[11]当时以“New roadmap: More realistic roadmap is 2015”为题公布DDR4存储器标准的新时间线,使不少媒体站点报导DDR4的发布将会[12]或已定好[13][14]推迟至2015年。然而早在2011年初,三星电子、海力士已制造出并公布全球首支DDR4-SDRAM存储器模块工程样品,这个时间刚好是原定计划上,而且存储器厂商也开始准备进行DDR4 SDRAM颗粒、模块的大规模商业化生产以达到计划2012年推出市场的目标。[15]

预期计划DDR4在2013年的DRAM市场上获得5%的市场占有率,[15]大约2015年普及并占有50%的市占率[15]然而到2013年,DDR4的市场普及计划被延期至2016年或以后。[16]DDR3至DDR4的市场普及过渡速度将比DDR2过渡至DDR3的要快上不少,DDR3花大约5年才从市场占有率上超过DDR2。[17]在这个层面上,是由于现时升级DDR4 SDRAM需要连带电脑系统的一些部件(如主板CPU)一并更换而致的。[18]

2009年2月,三星电子放出消息确认40纳米制程的DRAM芯片已成功流片,成为DDR4发展的关键一步。[19]自2009年开始,DRAM的制程仅开始迁移至50纳米。[20]2011年1月,三星电子宣布他们已经完成2GB的DDR4 DRAM模块的制造和测试,并公布全球首支DDR4 SDRAM模块,其DDR4 DRAM颗粒基于30至39纳米之间的制程,[21]数据传输率为2133MT/s,运作电压在1.2V,使用漏极开路(Open Drain)技术(从制造GDDR图形存储器的工艺改造而来[22])并且表现出比同规格DDR3模块低40%的耗电量。[21][23][24]

三个月以后(即2011年4月),海力士宣布运作于2400MT/s数据速率的2GB DDR4存储器模块面世,运作电压同样在1.2V,也采用30至39纳米的制程(未具体指明),[15]另外他们还预期在2012年下半年开始大批量生产。[15]DDR4的半导体制程预期计划是需要30纳米或更小长度的制程,预期将在2012年至2014年之间完成这个转变。[17][25]

2012年5月,美光科技宣布他们将在2012年后期使用30纳米制程生产DRAM及闪存颗粒。[26]

在2012年7月,三星电子宣布试制业界首支16GB的寄存式双列直插存储器模块(registered dual inline memory modules,RDIMM),采用DDR4 SDRAM颗粒,用于企业级服务器系统。[27][28]

2012年9月,JEDEC宣布DDR4 SDRAM的最终规格,正式成为DDR3 SDRAM的后继存储器标准。[1]起始数据发送率由2133MT/s起跳,上限暂定为4266MT/s。

2014年4月,海力士宣布他们已经开发出世界上首支并且存储密度最高的128GB的DDR4 SDRAM存储器模块,基于使用20纳米制程级别的8Gb DDR4颗粒。该模块工作于2133MT/s,位宽64位,数据带宽为17GB/s。海力士预计2015年开始DDR4 SDRAM投入商业化,2016年将成为主流标准。[29]

未来市场发展[编辑]

2013年4月,一名新闻作家对国际数据集团(IDG)旗下的国际数据信息(IDC)的关于DDR4 SDRAM制造生产的相关调查发表看法。[30]其中指出,随着行动式运算平台以及相关设备的日益普及——它们都使用性能较低但极低功耗的存储器,传统桌面型运算平台的市场增长缓慢,以及存储器厂商市场份额的巩固以及制造流程业务的集成(即存储器颗粒以及存储器模块的制造同属于存储器厂商的业务,如三星电子),这些就意味着RAM行业的利润空间将十分低下。结果就是他们会寻求保费定价的方式来保证营业利润,以支持庞大的研发费用以向市场推出新技术,但是要做到这样是十分困难的,而且市场容量已转移至其它领域上;根据iSupply的报导指出,SDRAM制造商和芯片组开发者在某种程度上处于“进退两难的境地”,“没有人(消费者)愿意花大钱购买DDR4的产品,而价位低,利润也低,造成制造商对这产品的生意兴致缺缺”。[30]市场情绪的转变在于桌面型运算平台,而由英特尔、超微制造的支持DDR4的芯片组、处理器产品,可能会引领新一轮的存储器市场增长。[30]

不过由于当前DDR4相较于DDR3的实际性能表现并不是十分出彩(除非运作时钟频率能有大幅度的提升),2015年下半年到2016年中时虽然DDR4存储器每MB容量的价格比DDR3的低,然而这个时间段市面上支持DDR4的处理器较少,而这些处理器的性能对比DDR3世代的产品的也没有明显提升,主要依靠旧电脑的汰换升级来获得市场普及机会;而到2017年时,尽管有更多的支持DDR4存储器的处理器和主板推出,由于各大存储器芯片厂商的减产加上制程更新而导致的新一轮抬价,本来已经不佳的个人电脑出货量则是持续灰暗光景,为DDR4全面取代DDR3的进程增添未知数。[31][32][33]

支持产品[编辑]

实际可支持DDR4存储器的主板、处理器产品于2014年面世,包括英特尔超微于2014年下半年发布的处理器。[15][26][34][35][36][37]2014年第二季度已经有带有ECC校验功能的产品推出市场,[38]无ECC校验功能的型号在2014年第三季度推出。[39]超微在2014年发布的“Hierofalcon”系统芯片(SoC)开始支持DDR4存储器。[40]而英特尔早在2014年Haswell-E的路线图上计划支持DDR4,2014年底发布的“Haswell-E”核心之处理器是英特尔首款支持DDR4 SDRAM的产品。[41]此时,已经有不少DDR4存储器模块持续铺货中。[42]目前Intel的Coffe Lake、Kaby Lake、Skylake、Haswell-E和Broadwell-E处理器架构全面支持DDR4存储器,而它们当中Kaby Lake和Skylake保留DDR3和LPDDR3的支持(LPDDR3主要是低功耗处理器,即型号中带Y的产品线,它们禁用DDR4存储器控制器)。

2014年8月下旬,英特尔发布支持DDR4内存,基于Haswell-E/EP核心Core i7-5900/5800处理器系列以及配套的X99芯片组,支持四通道内存技术。是全球首款支持DDR4内存的处理器。此外还采用与LGA 2011不兼容的LGA 2011v3插座,与使用DDR3存储器的前代型号有所区分。[43]

2015年8月上旬,英特尔发布Skylake微架构CPU,Core i7-6700K和Core i5-6600K以及Z170芯片组,支持DDR4。其后除了Core m系列不支持DDR4之外,Core i全系列型号均全数支持,不过这些处理器同时也支持DDR3L存储器(低电压版DDR3存储器),只是DDR3L和DDR4不能同时使用,只能二者择其一。

2016年8月,超微发表最后一代基于Bulldozer微架构、核心代号“Bristol Ridge”的AMD APU,仅支持DDR4 SDRAM,采用Socket AM4插座。[44]2017年3月发表的基于Zen微架构Ryzen系列处理器上,这些处理器也使用Socket AM4,仅支持DDR4存储器。

性能提升[编辑]

与DDR3 SDRAM相比,DDR4 SDRAM拥有更高的时钟频率速率以及数据传输速率,初期支持2133至4266MT/s的数据传输率,而现行的DDR3,JEDEC制定的标准也仅从800至1600MT/s,后期才扩展至2133MT/s,非标准的也只有规格强大但产量较少的2400MT/s。[18][17][45]而且,在性能提升的前提下,还比DDR3 SDRAM拥有更好的功耗表现,得益于更高的存储器颗粒制程以及DDR4只有1.05V至1.2V的供电电压(DDR3的为1.2V至1.65V),最大电流值仅和DDR3相当。[46]对于服务器市场,还提供Banks切换特性,[17]但也就这样使得服务器用DDR4存储器与桌面版本的DDR4存储器从物理层面上就无法互用。

技术细节[编辑]

DDRDDR2DDR3和DDR4 SDRAM的物理尺寸对比(均为桌机型DIMM模块)

DDR4相较于前代的DDR3的优势,主要是更高的模块密度(容量单位体积容量更大)、操作电压更低(功耗降低)以及带宽增加三方面。

容量[编辑]

相较于DDR3,DDR4理论上每根DIMM模块能达到512GiB的容量,而DDR3每个DIMM模块的理论最大容量仅128GiB[47];一个rank单元内的bank单元数量增长至16个(4个bank选择位元),每个DIMM模块最高拥有8个rank单元。[48]:16

DDR4为提升数据存储密度,达到预定的容量目标,可能选择硅穿孔制程或其它3D堆栈制程。.[18][17][49][50]DDR4的规格中一开始也包含有标准的3D堆栈制程,[50]最大的堆栈层数可达一颗DRAM颗粒8层芯片堆栈封装。[48]:12X-bit Labs预料如果采用这样高成本的高规格制程,将会导致高密度DDR4颗粒的价格非常的昂贵。[18]存储器预取依旧是8n[48]:16带bank组群,包括两个或4个可选择的bank组群。[51]另外在服务器平台上,还可选可切换存储器bank的功能。[17][49]

2008年一本关于半导体制程的书籍《Wafer Level 3-D ICs Process Technology》受到了关注,无标明制程的模拟电子组件,例如电荷泵浦(charge pump)以及稳压器,另外额外的电路“可允许增加一定的特定带宽,但这样会消耗更多的晶圆面积”。这样的例子有CRC错误校验、片上终端、突发式硬件(burst hardware)、可编程管线、低阻抗,以及对感测放大器的需求越来越多(由于低工作电压而导致的位线的电平会有下降的可能)。该书的作者也指出,这样的结果导致存储器数组本身用到的晶圆面积占存储器芯片的面积比,随着时间推移,下降至SDRAMDDR芯片的70%至78%,DDR2的47%,DDR3的38%,DDR4更可能低至30%以下。[52]

DDR4规格中也为x4、x8、x16等存储器设备定义了标准。[53]

数据传输[编辑]

最初三星的技术文档中表示DDR4的数据传输率也从2133MT/s起跳,[48]:18最高速率在2013年的标准中暂定为4266MT/s[18],由于当时已有一些超频版DDR3存储器模块已能上探至2133MT/s的数据传输率,因此为了与DDR3拉开性能差距而将最低数据传输率定为2133MT/s。[18][17]Techage报导三星电子于2011年制造的DDR4 SDRAM存储器模块的工程样品中,CAS延时值为13个时钟周期,与DDR3的相比,延时值增长幅度和DDR2升级至DDR3时差不多。[22]至2012年,JEDEC正式确定DDR4 SDRAM的标准后,其数据传输率仅从1600MT/s起跳,但是以来其存储器数组的核心时钟频率比DDR3的翻倍,达200MHz~400MHz,而I/O总线时钟频率也从DDR3 SDRAM的400MHz~1066MHz提升至DDR4 SDRAM的800至1600MHz,不过I/O Buffer预取仍和DDR3一样维持8n倍率。[54][b]由于DDR4存储器的预取没有变动,仅以拉升运作时钟频率来提升传输率、传输延时也较高,而恰恰初面世时DDR4的运作时钟频率有普遍较低(1866~2400MT/s之间,更高的规格又多为XMP/AMP超频配置文件来产生),这么低的运作时钟频率下实际的性能表现相比DDR3的并不会有太多出彩之处,除非大幅度地提升时钟频率。不过在2017年,一些有实力的厂商已经能将DDR4存储器模块的数据传输率设置至3200MT/s之谱并能稳定运行,带宽表现也足够突出。[56]

传输协议还有些以下改变:[48]:20

供电[编辑]

新技术使用最高1.2V的存储器模块供电电压,[48]:16[57][58],最大字线电压峰值2.5V(VPP[48]:16,相对地,DDR3的模块供电电压为1.5V;2013年释出的技术说明中,DDR4最低供电电压为1.05V(DDR4L),而至相对的是DDR3的低电压版本DDR3L以及DDR3U,最低也分别仅1.35V和1.25V(截至2014年8月 (2014-08))。[59]

命令编码[编辑]

尽管运行方式与前代的DDR3、DDR2等基本相同,而DDR4还是相对于前几代SDRAM的命令格式上作出了修改。一个新命令信号“/ACT”用来指示激活(open row,开行)命令。

激活命令需要比任何其它的命令更多的地址位元数(在一个8Gb的部分需要18列地址位元数),因此当 /ACT 命令处于高电平时其高位元是闲置时,标准的“/RAS”、“/CAS”以及“/WE”信号是和地址位元的高位共享的。先前已编码的一个激活命令是不使用 /RAS=L、/CAS=H 以及 /WE=H 这样的组合的。

就如以往的SDRAM编码,A10被用于选取命令变体:自动预充电访问命令,和对单个bank单元与全部bank单元预充电命令的选取。它也选取ZQ校准命令的两个变体。

另外,A12被用作请求突发突变(burst chop):在 4 transfers 进行以后截断一个 8-transfer 突发。尽管直到8个传输时间过去之前bank仍然处于忙碌状态并且其他命令不可用,不同的bank可供访问。

同样,bank的地址数量也被大幅提升。每个DRAM里有4个bank选取位元可用来选取多达16个bank单元:两个bank地址位元(BA0、BA1),和两个bank组群位元(BG0、BG1)。当在同一个bank组群中访问不同的bank单元时会有另外的时间限制;在不同的bank组群中,访问一个bank比以往的更快。

另外,3个芯片层选取信号(C0、C1、C2),允许最多8个堆栈式芯片层封装于一块DRAM封装上。这可以更有效地充当3个以上的bank单元选取位元,使选取总数达到7(可以定位128个bank单元)。

DDR4命令编码[60]
/CS BGn, BAn /ACT A17 A16
/RAS
A15
/CAS
A14
/WE
A13 A12 A11 A10 A9–0 命令
H X 无选取(无操作)
L bank L 行地址 启动(激活):打开一行
L V H V H H H V 无操作
L V H V H H L V long V ZQ校准
L bank H V H L H V BC V AP 读取(BC=burst chop,突发突变)
L bank H V H L L V BC V AP 写入(AP=auto-precharge,自动预充电)
L V H V L H H V (未分配,保留)
L V H V L H L V H V 对所有bank单元进行预充电
L bank H V L H L V L V 对某个bank单元进行预充电
L V H V L L H V 刷新
L register H 0 L L L 0 数据 模式暂存集合(Mode register set,MR0–MR6)

注:

  • 信号电平
    • H,高电平
    • L,低电平
    • V,高电平或低电平的有效信号(代表“0”和“1”的有效电平)
    • X,无关
  • 逻辑图例
    •      有效
    •      无效
    •      不相关

旧有的标准传输率仅为1600、1866、2133以及2400MT/s[60](12/15,14/15,16/15以及18/15GHz的时钟频率速率,双倍数据率),2666和3200MT/s(20/15以及24/15GHz的时钟频率速率)也有提供,但当时的规格尚未落定。

设计考量[编辑]

美光科技的DDR4研发团队释出了一些集成电路(IC)以及印刷电路板(PCB)的关键设计要点:[61]

集成电路设计:[61]

  • VrefDQ测定校准(DDR4“要求VrefDQ测定校准要由控制器来运行”);
  • 新式寻址调度解决方案(“bank组群”,ACT_n取代RAS#、CAS#以及WE#命令,PAR以及Alert_n用于错误检查,DBI_n用于数据总线倒转/翻转);
  • 新式节电特性(低能耗自动自刷新,温度控制刷新,细粒度刷新,数据总线倒转/翻转,CMD/ADDT延时/潜伏);

印刷电路板设计:[61]

  • 新式供电(VDD/VDDQ为1.2V电压,字线升压峰值(即VPP)为2.5V);
  • VrefDQ必须供给至DRAM内,而VrefCA由外部(如主板、显卡等)供给;
  • DQ脚位高电平终止使用伪开放汲极 I/O(不同于DDR3由中心脚位至VTT的CA脚位)

模块封装[编辑]

DDR4有数种封装规格。

一种是288 PIN U-DIMM模块,与240 PIN的DDR2/DDR3 DIMM模块相近,供普通的台式机使用。[62][48]:11每个PIN的之间的宽度极其接近(而每个PIN的宽度改为0.85毫米而非1.0毫米)以便匹配标准的5¼英寸(133.35-毫米)的DIMM模块宽度,标准的模块高度小幅增加到(31.25 mm/1.23英寸而非30.35 mm/1.2英寸)以使信号布线更容易,模块厚度也从1.0毫米增加到1.2毫米以容纳更多的信号层。

另有288 PIN的R-DIMM模块,供服务器主板使用,除PIN数量、更精确更精确的电气性能要求(但和U-DIMM一样是1.2V工作电压)、支持ECC以外,和U-DIMM相近,但和U-DIMM不能互用。[62]

260 PIN的SO-DIMM(DDR3 SO-DIMM拥有204 PIN),每个PIN的宽度是0.5毫米(DDR3 SO-DIMM的为0.6毫米),模块整体长度由DDR3的67.6毫米增加到68.6毫米,但高度保持30毫米不变。[48]:11

模块型号[编辑]

JEDEC标准DDR4模块[编辑]

标准名称 存储器时钟频率
(MHz)
I/O总线时钟频率
(MHz)
数据传输率
(MT/s)
模块名称 峰值带宽
(MB/s)
时序
(CL-tRCD-tRP)
CAS延时周期
(ns)
DDR4-1600J*
DDR4-1600K
DDR4-1600L
200 800 1600 PC4-1600

PC4-12800
12800 10-10-10
11-11-11
12-12-12
12.5
13.75
15
DDR4-1866L*
DDR4-1866M
DDR4-1866N
233.33 933.33 1866.67 PC4-1866

PC4-14900
14933.33 12-12-12
13-13-13
14-14-14
12.857
13.929
15
DDR4-2133N*
DDR4-2133P
DDR4-2133R
266.67 1066.67 2133.33 PC4-2133

PC4-17000
17066.67 14-14-14
15-15-15
16-16-16
13.125
14.063
15
DDR4-2400P*
DDR4-2400R
DDR4-2400U
300 1200 2400 PC4-2400

PC4-19200
19200 15-15-15
16-16-16
18-18-18
12.5
13.33
15
DDR4-2666T
DDR4-2666U
DDR4-2666V
DDR4-2666W
325 1333 2666 PC4-21333 21333 17-17-17
18-18-18
19-19-19
20-20-20
12.75
13.50
14.25
15
DDR4-2933V
DDR4-2933W
DDR4-2933Y
DDR4-2933AA
366.6 1466.5 2933 PC4-23466 23466 19-19-19
20-20-20
21-21-21
22-22-22
12.96
13.64
14.32
15
DDR4-3200W
DDR4-3200AA
DDR4-3200AC
400 1600 3200 PC4-25600 25600 20-20-20
22-22-22
24-24-24
12.50
13.75
15

* 可選項

  • CL英语CAS Latency(CAS Latency)- 从发送一个行地址信号到存储器与存储器响应并开始数据传输之间的时钟信号周期
  • tRCD - 列激活与读写操作之间的时钟周期
  • tRP - 列预充电操作和列激活操作之间的时钟周期

数据源:[63][64]

此回,DDR4-xxxx以及PC4-xxxx中的“xxxx”都代表数据传输率(MT/s),“DDR4-xxxx”适用于存储器芯片而“PC4-xxxx”则用于已组装完成的DIMM存储器模块。此前DDR3以及更早的模块,标示存储器的带宽(MB/s),所以像是PC4-1866对比PC3-14900,它们的带宽是一样的。模块的峰值带宽,由数据传输率/每秒的数据吞吐量乘以8。乘以8是由于DDR4存储器模块的数据总线为64位,以此除以8位每字节而得。

不过往后的标准模块,型号又全数回到原来PCx-xxxxx,带宽数值标示于型号上。

参见[编辑]

脚注[编辑]

注释[编辑]

  1. ^ 实际上这个包装盒内是4支DDR4 RDIMM模块,由图中可以见到其中的3支,两支可以见到标签和存储器芯片。
  2. ^ 但是DDR3 SDRAM的JEDEC标准可达2133MT/s于1066MHz的I/O总线时钟频率下,而且原生1600MT/s的DDR3 SDRAM芯片、模块也有大量生产,超频至2133MT/s甚至2400MT/s的,或是低时序的DDR3 1600MT/s、1866MT/s的模块也不在少数。[55]

参考资料[编辑]

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外部链结[编辑]

JEDEC官方页面[编辑]

媒体报导[编辑]