触发器

本文介紹的是电子元器件。關於数据库中的触发器，詳見「触发器 (数据库)」。

触发器電路圖，取自Eccles與Jordan在1918年時申請專利的檔案。

触发器（英语：Flip-flop, FF，中国大陆译作触发器，台湾译作正反器），学名雙穩態多諧振盪器（Bistable Multivibrator），是一种應用在數位電路上具有记忆功能的循序邏輯元件，可記錄二进位制数字信号「1」和「0」。触发器是构成时序逻辑电路以及各种复杂数字系统的基本逻辑单元。触发器的線路圖由逻辑门組合而成，其結構均由SR锁存器衍生而來（广义的触发器包括锁存器）。触发器可以处理輸入、輸出信號和時脈之间的相互影响。这里的触发器特指flip-flop，flip-flop一词主要是指具有两个状态相互翻转，例如编程语言中使用flip-flop buffer（翻译作双缓冲）。

触发器的種類 [编辑]

RS触发器 [编辑]

由或非门所组成的RS触发器

主条目：锁存器

基本RS触发器又称SR锁存器，是触发器中最简单的一种，也是各种其他类型触发器的基本组成部分。两个与非门或或非门的输入端输出端进行交叉耦合或首尾相接，即可构成一个基本RS触发器。

特性方程为 $Q_{next} = S + \overline{R}Q$ ，且RS=0。

D触发器 [编辑]

D正反器符號。> 是時脈輸入，D是資料輸入，Q是暫存資料輸出，Q'則是Q的反相值，S為1時強迫Q值為1，R為1時強迫Q值為0，以下圖例同

D触发器有一個輸入、一個輸出和一個時脈輸入，當時脈由0轉為1時，輸出的值會和輸入的值相等。此類触发器可用於防止因為噪声所帶來的錯誤，以及通过管道增加處理資料的數量。

$Q_{next} = D$

真值表如下:

D	CK	Q	Q_next
0	↑	X	0
1	↑	X	1
X	0	0	0
X	0	1	1

JK触发器 [编辑]

JK正反器符號。J、K是資料輸入

JK正反器的時序圖

JK 触发器設有兩個輸入，其輸出的值由以下的算式來決定。

$Q_{next} = \overline{K}Q + J\overline{Q}$

JK触发器是和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，輸出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。真值表如下:

J	K	Q	Q_next
0	0	0	0
0	0	1	1
0	1	X	0
1	0	X	1
1	1	0	1
1	1	1	0

T触发器 [编辑]

T正反器符號。T是資料輸入

T触发器(Toggle Flip-Flop，or Trigger Flip-Flop)設有一個輸入和輸出，當時脈由0轉為1時，如果T和Q不相同時，其輸出值會是1。输入端T为1的时候，输出端的状态Q发生反转；输入端T为0的时候，输出端的状态Q保持不变。把JK触发器的J和K輸入點連接在一起，即構成一個T触发器。

$Q_{next} = T \oplus Q$ 真值表如下:

T	Q	Q_next
0	0	0
0	1	1
1	0	1
1	1	0

同步触发器 [编辑]

参见：时钟脉冲信号及空翻现象

在一个较为复杂的数字系统中，需要多个触发器翻转时间同步，这时候需要附加门控电路而构成同步触发器。

主从触发器 [编辑]

为了防止空翻现象对触发器实际工作的影响，主从结构触发器被研制出来。

主从RS触发器 [编辑]

它由两个同步RS触发器以及一个反相器所构成。

主从JK触发器 [编辑]

由于主从触发器对输入信号有所约束，又开发出了主从JK触发器。

時序考量 [编辑]

建立時間（setup time）是指數據在被採樣時鐘邊沿採樣到之前，需保持穩定的最小時間。
維持時間（hold time）是指數據在被採樣時鐘邊沿採樣到之後，需保持穩定的最小時間。

在正反器的數據手冊一般會標示元件的建立時間（t_su）及維持時間（t_h），一般會是以奈秒（ns）為單位，有些先進的正反器可以到數百皮秒（ps）。若資料及控制輸入從採樣時鐘邊沿之前就維持定值，且時間超過建立時間，在採樣時鐘邊沿之後就維持定值，且時間也超過維持時間，可以避免正反器的亞穩態（英语：metastability）現象。

參考文獻 [编辑]

Hwang, Enoch. Digital Logic and Microprocessor Design with VHDL. Thomson. 2006. ISBN 0-534-46593-5.
Salman, E., Dasdan, A., Taraporevala, F., Kucukcakar, K., Friedman, E.. Pessimism Reduction in Static Timing Analysis Using Interdependent Setup and Hold Times. Proc. of Int. Symp. on Quality Electronic Design (ISQED). 2006: pp. 159–164. (This paper explains the interdependence of setup time, hold time, and clock-to-q delay and shows how to use it for pessimism reduction in static timing analysis.)
Schulz, Klaus-E. Ideal pulse circuit without RC-combination and non-clocked JK flip-flops (look discussion). 2007.
Keating, M., Bricaud, P.. ReuseMethodology Manual. KAP. 2002. ISBN 1-4020-7141-4 请检查|isbn=值 (帮助).

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